跨时钟域(CDC)是FPGA设计中最常见的时序问题来源,处理不当会导致间歇性故障:
特别注意:多bit信号不能直接用两级同步器,因为各位的亚稳态恢复时间不同会导致数据错位。必须打包为单bit标志或使用FIFO传输。